[ 921COENHWDU13 ] UE Hardware Design
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| Workload |
Ausbildungslevel |
Studienfachbereich |
VerantwortlicheR |
Semesterstunden |
Anbietende Uni |
| 1,5 ECTS |
M1 - Master 1. Jahr |
Informatik |
Robert Wille |
1 SSt |
Johannes Kepler Universität Linz |
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| Detailinformationen |
| Quellcurriculum |
Masterstudium Computer Science 2016W |
| Ziele |
Vermittlung der Grundkenntnisse zum digitalen Chip Design. Erlernen einer Hardwarebeschreibungssprache (VHDL)
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| Lehrinhalte |
- VHDL
- Entwicklungsablauf für FPGA Anwendungen
- Limitierungen in digitaler Hardware
- Aufeinander aufbauende Aufgaben zur praktischen Anwendung des Gelernten
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| Beurteilungskriterien |
Praktikumsaufgaben
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| Lehrmethoden |
Übungen
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| Abhaltungssprache |
Englisch |
| Literatur |
Kursunterlagen
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| Lehrinhalte wechselnd? |
Nein |
| Sonstige Informationen |
www.jku.at/iic/cad/teaching
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| Äquivalenzen |
INMIPUEHWEW: UE Hardwareentwurf (1,5 ECTS)
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| Präsenzlehrveranstaltung |
| Teilungsziffer |
- |
| Zuteilungsverfahren |
Direktzuteilung |
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