Es ist eine neuere Version 2021W dieser LV im Curriculum Masterstudium Elektronik und Informationstechnik 2021W vorhanden.
Workload
Ausbildungslevel
Studienfachbereich
VerantwortlicheR
Semesterstunden
Anbietende Uni
3 ECTS
M - Master
Informatik
Andreas Rauchenecker
2 SSt
Johannes Kepler Universität Linz
Detailinformationen
Quellcurriculum
Masterstudium Computer Science 2013W
Ziele
Vertiefen der Kenntnisse im Bereich Entwurf komplexer digitaler Schaltungen mittels VHDL. Überblick über einen Designflow in der Zieltechnologie ASIC-Standardzellen.
Lehrinhalte
Grundlagen für einen Entwurf und Synthese eines 16-Bit-RISC-Prozessorkerns als Full-Costum-IC, aufbauend auf bestehenden VHDL-Kenntnissen. Simulation des Gesamtsystems mit Timingdaten. Kennen lernen einer Synthese-Bibliothek und vom Synthese-Tool „DesignVision“.
