| Detailinformationen |
| Quellcurriculum |
Bachelorstudium Informationselektronik 2012W |
| Ziele |
In der VL "Digitaler Hardwareentwurf" wird der Entwurf und die Verifikation synchroner digitaler Schaltungen basierend auf Hardware-Beschreinbungssprachen (HDL) unterrichtet. Im Speziellen wird VHDL mit seiner Syntax und dem zugrunde liegenden Simulationszyklus behandelt. Auf die Modellierung synthesefähiger synchroner Digitalschaltungen wird im zweiten Teil der Vorlesung eingegangen. Es werden auch ander HDLs im Vergleich zu VHDL im Überblick vorgestellt (Verilog).
Ziel der Vorlesung ist das Erlernen der grundlegenden Konzepte von VHDL. Dabei soll im besonderen auf die Sprachkonstrukte zur Modellierung von nebenläufigen Systemen und zur Strukturbeschreibung eingegangen werden, da diese eine HDL von einer "herkömmlichen" Programmiersprache unterscheidet. Besonderer Wert wird auf die Modellierung synchroner Digitalschaltungen gelegt. Es soll die Modellierung synthesefähiger Schaltungen aber auch die Modellierung von Testumgebungen auf Verhaltensebene erlernt werden.
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| Lehrinhalte |
- Einführung HDLs
- VHDL
o processes und signals
- Strukturbeschreibung in VHDL
- VHDL Statements und Datentypen
- Packages, resolved signals
- File I/O in VHDL
- Einführung Synthese
- Synchroner Entwurf
- Typen, Operatoren und Statements für die Synthese
- Modellierung von speichernden Strukturen
- Packages für die Synhtese
- Verilog (verglichen mit VHDL)
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| Beurteilungskriterien |
Prüfung am Ende der Lehrveranstaltung
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| Lehrmethoden |
Vortrag und Erläuterung der Lehrinhalte durch den Lehrveranstaltungsleiter
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| Abhaltungssprache |
Deutsch |
| Literatur |
Foliensatz der Vorlesung
empfohlenes Buch: The Designer's Guide to VHDL, Peter J. Ashenden, Morgan Kaufmann, ISBN-13: 978-1-55860-674-6
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| Lehrinhalte wechselnd? |
Nein |
