Vertiefen der Kenntnisse im Bereich Entwurf komplexer digitaler Schaltungen mittels VHDL. Überblick über einen Designflow in der Zieltechnologie ASIC-Standardzellen.
Lehrinhalte
Grundlagen für einen Entwurf und Synthese eines 16-Bit-RISC-Prozessorkerns als Full-Costum-IC, aufbauend auf bestehenden VHDL-Kenntnissen. Simulation des Gesamtsystems mit Timingdaten. Kennen lernen einer Synthese-Bibliothek und vom Synthese-Tool „DesignVision“.
